Jak vytvořit jednoduchý sériový UART vysílač v Verilog HDL

Úvod

Většina dostupných implementací univerzálního asynchronního přijímače‑vysílače (UART) je složitá a obtížně pochopitelná. V tomto článku představím základní teorii a ukáži, jak si lze v jazyce Verilog HDL navrhnout jednoduchý UART vysílač.

Princip fungování vysílače

Vysílač převádí paralelní data na sériový proud, takže lze přenášet více bitů po jedné lince. Na přijímací straně se data opět převádějí zpět na paralelní formu.

Co je potřeba

1. Časovač (dělícíč hodin) – umožní nastavit požadovanou rychlost přenosu (baud rate). Přijímač pak vzorkuje vstup po jednotlivých bitech.
2. Posuvný registr – určuje počet bitů v rámci jednoho rámce: start bit, datové bity, volitelný parity bit a stop bit.
3. Stavový diagram – před samotným programováním je nutné definovat stavový automat. Pro jednoduchý vysílač stačí dva stavy: IDLE a TRANSMITTING.

Výpočet dělícího faktoru

Po vytvoření stavového diagramu lze určit velikost čítače:

counter = FPGA_clock_speed / baud_rate

Při baud rate 9600 Bd a hodinovém taktu 50 MHz je counter = 5208.

Posuvný registr a stavový automat

V ukázkovém kódu používám následující rámec:

• 1 start bit
• 8 datových bitů
• 1 parity bit (volitelný)
• 1 stop bit

Celkem tedy 11 bitů, které se postupně posouvají přes registr během stavu TRANSMITTING.

Kompletní modul

Obě části – čítač i posuvný registr – jsou integrovány do jednoho Verilog modulu, který lze naprogramovat do FPGA. Kód funguje s dalším FPGA připojeným sériově nebo s terminálem Windows HyperTerminal a lze jej snadno rozšířit.

Testování

Před nahráním do FPGA je vhodné vytvořit testbench, který ověří funkčnost a odhalí případné chyby.

Závěr

Tento jednoduchý UART vysílač je dobrým výchozím bodem pro další experimenty. Pokud máte otázky nebo navrhujete doplnění, dejte vědět v komentářích.

Tip

Vysílač i přijímač musí pracovat se stejnou baudovou rychlostí.